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科技领域最著名的定律之一是摩尔定律（Moore's Law）,它描述并预测了晶体管的缩小，这由一组大约两年一次的称为技术节点的时间点来表示。就像一些基于物理学的末日时钟一样，几十年来，随着工程师们设法定期将同一块硅片上可以容纳的晶体管数量增加一倍，节点数量不断下降。
当Gordon Moore第一次以他的名字命名这种趋势时，还没有节点（node）这种东西，只有大约50个晶体管可以经济地集成在一个IC上。但是，经过几十年的努力和数千亿美元的投资，看看我们已经走了多远！如果你有幸在一部高端智能手机上阅读这篇文章，它里面的处理器使用所谓的7纳米节点技术制造的，这意味着在一平方毫米的硅中有大约1亿个晶体管，行业领导者正在致力于所谓的1纳米节点。
然后呢？
毕竟，1纳米几乎不是五个硅原子的宽度。因此，你有理由认为，摩尔定律很快将不复存在，半导体制造技术的进步不会带来处理能力的进一步跃升，固态器件工程是一条没有出路的职业道路。
不过，你错了。半导体技术节点系统描绘的画面是错误的。7纳米晶体管的大多数关键特性实际上比7纳米大得多，术语和物理现实之间的脱节已经持续了大约20年。当然，这不是什么秘密，但它确实带来了一些非常不幸的后果。
一个是对“节点”的持续关注掩盖了一个事实，即即使在CMOS晶体管几何结构不再有挤压的情况下，半导体技术仍将继续推动计算向前发展。另一个原因是，持续的以节点为中心的半导体发展观点未能像过去那样为行业指明前进的方向。最后，令人愤怒的是，如此多的股票被投入到一个根本毫无意义的数字中。
寻找更好的方法来标记行业的里程碑，这种努力将产生明显更好的替代方案。但是，在一个竞争激烈的行业里，专家们会团结在一个人的背后吗？但愿如此，这样我们就能再次拥有一种有效的方法来衡量这个世界上最大、最重要、最具活力的行业之一的进步。
自1971年英特尔4004微处理器发布以来，MOS晶体管的线性尺寸缩小了约1000倍，单个芯片上的晶体管数量增加了约1500万倍。用于衡量集成密度显著进步的指标主要是称为金属半节距（metal half-pitch）和栅极长度（gate length）的尺寸。方便的是，在很长一段时间里，它们的数量差不多。
金属半间距是芯片上从一个金属互连开始到下一个金属互连开始的距离的一半。在这十年之前占主导地位的二维或“平面”晶体管设计中，栅极长度测量晶体管源极和漏极之间的空间。在那个空间里是器件的栅极叠层，它控制着源极和漏极之间的电子流。历史上，它是决定晶体管性能的最重要的尺寸，因为较短的栅极长度意味着更快的开关器件。
在栅极长度和金属半间距大致相当的时代，它们开始代表芯片制造技术的定义特征，成为节点数。芯片上的这些功能通常每一代都会缩小30%。这样的减少使得晶体管密度加倍，因为将矩形的x和y尺寸减少30%意味着面积减半。
在整个20世纪70年代和80年代，使用栅极长度和半节距作为节点数达到了目的，但在20世纪90年代中期，这两个特征开始分离。为了继续在速度和器件效率方面取得历史性的进步，芯片制造商比更积极地缩短栅极长度。例如，使用所谓的130纳米节点制造的晶体管实际上有70纳米的栅极。结果是，摩尔定律密度倍增路径得到了延续，但闸极长度却不成比例地缩小了。然而很大程度上，工业界仍然坚持旧的节点命名惯例。
无意义的技术节点
在20世纪90年代中期之前，逻辑技术节点与它们生产的CMOS晶体管的栅极长度同义。实际的门长度在一段时间内收缩得更快，然后停止收缩。
资料来源：斯坦福纳米电子实验室，维基百科，IEEE 2020年设备和系统国际路线图
GMT方法
光刻技术的局限性：最先进的光刻技术——极紫外光刻，依赖于波长为13.5纳米的光。这意味着芯片功能将很快停止萎缩。芯片制造商将不得不转向单片3D集成，增加器件层，以保持硅CMOS的密度增加。GMT方法通过说明两个最关键特征的尺寸、接触栅极间距和金属间距以及层数来跟踪这一点。
光刻技术的局限性：最先进的光刻技术——极紫外光刻，依赖于波长为13.5纳米的光。这意味着芯片功能将很快停止萎缩。芯片制造商将不得不转向单片3D集成，增加器件层，以保持硅CMOS的密度增加。GMT方法通过说明两个最关键特征的尺寸、接触栅极间距和金属间距以及层数来跟踪这一点。
来源：斯坦福纳米电子实验室，IEEE 2020年器件和系统国际路线图
21世纪初的发展使事情进一步分开，因为处理器遇到了功耗的限制。工程师们找到了不断改进器件的方法。例如，将晶体管的部分硅置于应变下，可以使电荷载流子在较低电压下更快地通过，从而提高CMOS器件的速度和功效，而不会使栅极长度变得更小。
事情变得更加奇怪，因为电流泄漏问题需要对CMOS晶体管进行结构上的改变。2011年，当英特尔转向22纳米节点的FinFETs时，这些器件的栅极长度为26纳米，半节距为40纳米，鳍宽为8纳米。
IEEE Life Fellow和英特尔资深人士Paolo Gargini表示，该行业的节点编号“当时完全没有意义，因为它与你在芯片上找到的任何与你真正从事的相关尺寸都没有关系，”他正在领导一项新的度量工作。
半导体行业需要更好的东西，这是一个广泛的共识，尽管不是普遍的共识。一种解决方法是简单地将命名法与对晶体管重要的实际特征的尺寸重新对齐。这并不意味着回到栅极长度，这不再是最重要的特征。取而代之的是，建议使用两种方法来衡量制造逻辑晶体管所需面积的实际限制。一种称为接触栅极间距，这个短语指的是从一个晶体管的栅极到另一个晶体管的栅极的最小距离。另一个重要指标是金属间距，它衡量两个水平互连之间的最小距离。(不再有任何理由将金属间距一分为二，因为栅极长度现在不太相关。)
Arm首席研究工程师Brian Cline解释说，这两个值是在新流程节点中创建逻辑的“最小公分母”。这两个值的乘积是晶体管最小可能面积的一个很好的估计。每一个其他的设计步骤——形成逻辑或SRAM单元、电路块——都会增加这个最小值。“一个具有优良物理设计参数的逻辑工艺将使这个值的退化最小化”。
Gargini是IEEE国际设备和系统路线图(IRDS)的主席提出，该行业通过采用三个数字的度量标准来“回归现实”，这三个数字结合了接触栅极间距(G)、金属间距(M)以及对未来芯片至关重要的片上器件的层数(T)。
“你只需要知道这三个参数就可以评估晶体管密度，”ITRS的负责人Gargini说。
IRDS的路线图显示，5纳米芯片具有48纳米的接触栅极间距，36纳米的金属间距，以及单层——制造公制G48M36T1。它并不完全是脱口而出，但它传达了比“5纳米节点”更多的有用信息。
与节点命名法一样，这种GMT度量的栅极间距和金属间距值将在十年内不断减小。然而，按照目前的进展速度，它们将越来越慢，大约10年后达到终点。到那时，金属间距将接近极紫外光刻所能解决的极限。虽然上一代光刻机成功地以低成本高效率突破了193纳米波长的感知极限，但没人认为同样的事情会发生在极紫外光上。
“大约在2029年，我们将达到光刻技术的极限，”Gargini说。之后，前进的方向是堆叠....这是我们增加密度的唯一方法。
这时，层数(T)项将开始变得重要。今天先进的硅CMOS是单层晶体管，通过十几层金属互连连接成电路。但是如果你能制造两层晶体管，你可能一下子就能让器件的密度翻倍。
对于硅CMOS来说，目前还在实验室中，但应该不会太久。十多年来，工业研究人员一直在探索生产“单片3D集成电路”的方法，这种芯片上的晶体管层层叠加。这并不容易，因为硅加工温度通常很高，以至于建造一层会损坏另一层。尽管如此，一些工业研究机构(特别是比利时纳米技术研究公司Imec、法国CEA-Leti和英特尔)正在开发技术，在CMOS逻辑中构建两种类型的晶体管——NMOS和PMOS——一种在另一种之上。
即将到来的非硅技术可能会更快实现3D。例如，麻省理工学院教授Max Shulaker和他的同事已经参与了依赖多层碳纳米管晶体管的3D芯片的开发。因为你可以在相对较低的温度下加工这些器件，所以你可以比硅器件更容易地将它们组装成多层。
其他人则在研究逻辑或记忆器件，这些器件可以内置在矽上方的金属互连层中。这些包括微机械继电器和由原子薄半导体如二硫化钨制成的晶体管。
大约一年前，一群杰出的学者聚集在加州大学伯克利分校，提出了他们自己的衡量标准。
这个非正式小组包括了半导体研究领域的一些知名人士。出席2019年6月会议的是所有三名获得FinFET荣誉的伯克利工程师:胡正明、苏宰·刘金标和杰弗里·博科。Bokor是该大学电气工程的主席。胡是世界上最大的半导体代工厂台积电的前首席技术官，他今年获得了IEEE荣誉勋章。刘是工程学院的院长，也是英特尔公司的董事会成员。来自伯克利的还有Sayeef Salahuddin，铁电设备开发的先驱。
在斯坦福大学，有TSMC大学教授兼企业研究副总裁H.-S. Philip Wong，发明了关键的自测技术并与Wong共同开发了第一台基于碳纳米管的计算机的Subhasish Mitra，以及英特尔前董事会成员、斯坦福大学任职时间最长的工程学院院长James D. Plummer。TSMC研究人员Kerem Akarvardar和麻省理工学院的Dimitri Antonidis随后加入。
他们都觉得自己的专业对顶尖学生越来越没有吸引力，尤其是美国学生，刘说。这种信念背后的逻辑似乎很简单：如果你看到一个领域在10年后不太可能取得进步，你为什么要花4到6年的时间来训练它呢？她说，当“我们实际上需要越来越多的创新解决方案来继续推进计算技术”时，这种对优等生缺乏吸引力的感觉就来了。
这个专家组合寻找一个度量标准，将消除盛传的节点末日时钟。至关重要的是，他们决定，这个指标不应该有自然的终点。换句话说，数字应该随着进步而上升，而不是下降。它还必须简单、准确，并且与改进半导体技术的主要目的——更强大的计算系统——相关。
为此，他们想要的不仅仅是描述制造处理器的技术，就像IRDS的GMT标准那样。他们想要一个不仅考虑处理器，还考虑整个计算机系统的其他关键性能影响因素的指标。这可能看起来过于雄心勃勃，也许确实如此，但它符合计算开始走的方向。
打开英特尔Stratix 10现场可编程门阵列的包装，您会发现它不仅仅是一个FPGA处理器。在封装内部，处理器芯片被一系列“小芯片”包围，其中包括两个高带宽DRAM芯片。一小片蚀刻有密集互连阵列的硅将处理器与存储器连接起来。
从最基本的角度来说，计算机就是这样：逻辑、内存以及它们之间的连接。因此，为了提出新的度量标准，Wong和他的同事们选择了这些成分的密度作为参数，称它们为DL、DM和DC。结合下标，他们称他们的想法为LMC度量。
总的来说，DL、DM和DC方面的改进是对计算系统整体速度和能效的主要贡献，尤其是在当今以数据为中心的计算时代，LMC指标的发起人如是说。他们绘制了历史数据，显示了逻辑、记忆和连接性增长之间的相关性，表明DL、DM和DC的平衡增长已经持续了几十年。他们认为，这种平衡隐含在计算机体系结构中——而且，引人注目的是，它适用于各种复杂程度的计算系统，从移动和桌面处理器一直到世界上最快的超级计算机。Wong说，这种平衡的增长表明未来需要类似的改进。
LMC方法
节点指标的另一种替代方法称为LMC，它通过陈述逻辑密度(DL)、主存密度(DM)和连接它们的互连密度(DC)来捕捉技术的价值。
来源:H.-S. Philip Wong等人，“半导体技术的密度度量”，IEEE会议录，2020年4月
在LMC度量中，DL是逻辑晶体管的密度，单位为每平方毫米的器件数量。DM是每平方毫米内存单元中系统主内存的密度。DC是逻辑和主存储器之间的连接，以每平方毫米的互连为单位。如果有多层设备或3D芯片堆叠，则平方毫米以上的整个体积都算在内。
DL可能是三者中历史上最熟悉的，因为从第一个IC开始，人们就一直在计算一个芯片上的晶体管数量。虽然听起来很简单，但事实并非如此。处理器上不同类型的电路在密度上有所不同，这主要是因为连接这些设备的互连。逻辑芯片中最密集的部分通常是SRAM存储器，它构成了处理器的高速缓存，数据存储在其中，以便快速、重复地访问。这些缓存是由六个晶体管单元组成的大型阵列，可以紧密地组装在一起，部分原因是它们的规则性。以此衡量，迄今为止报道的DL最高值是使用TSMC 5纳米工艺制造的135兆位SRAM阵列，相当于每平方毫米2.86亿个晶体管。在提议的命名法中，应该写成2.86亿。
但是逻辑块比嵌入其中的SRAM更复杂、更不一致、更不密集。因此，仅凭SRAM来评判一项技术可能并不公平。2017年，时任英特尔高级研究员马克·波尔(Mark Bohr)倡导了一个使用一些常见逻辑单元加权密度的公式。该公式着眼于简单且普遍存在的双输入、四晶体管与非门以及常见但更复杂的扫描触发器电路的单位面积晶体管数。它根据典型设计中这种小栅极和大单元的比例来加权，以产生每平方毫米一个晶体管的结果。波尔当时说，SRAM的密度差异太大，应该单独测量。
据AMD高级研究员Kevin Gillespie说，在内部，AMD使用了类似的东西。他说，如果一个指标没有考虑设备的连接方式，它就不会准确。
另一种可能性，由几位专家分别提出，是测量一些公认的大块半导体知识产权的平均密度，如Arm广泛提供的处理器设计之一。
事实上，根据Arm的Cline的说法，Arm放弃了在单一指标上的尝试，而倾向于从完整的处理器设计中提取电路功能块的密度。他表示：“我认为，不存在适用于所有硬件应用的通用逻辑密度标准”，因为不同类型的芯片和系统差异太大。他指出，不同类型的处理器——CPU、GPU、神经网络处理器、数字信号处理器——具有不同的逻辑和SRAM比率。
最终，LMC的发起人选择不指定一种特定的测量DL的方法，把它留给业界讨论。
测量DM更简单一点。目前，主存储器通常指DRAM，因为它价格便宜，耐用性高，读写速度相对较快。
DRAM单元由单个晶体管组成，该晶体管控制对将位存储为电荷的电容器的访问。因为电荷会随时间泄漏，所以单元必须定期刷新。如今，电容器建在硅上的互连层中，所以密度不仅受晶体管尺寸的影响，还受互连的几何形状的影响。LMC小组在出版文献中能找到的最高DM值来自三星。2018年，该公司详细介绍了每平方毫米(200m)2亿个单元的DRAM技术。
DRAM可能不总是保持其作为主存储器的地位。磁阻RAM、铁电RAM、电阻式RAM和相变RAM等替代性存储器技术目前已投入商业生产，有些是嵌入处理器本身的存储器，有些是独立的芯片。
在主存和逻辑之间提供足够的连接已经是当今计算系统的一个主要瓶颈。DC测量的处理器和内存之间的互连，历史上一直是由封装级技术而不是芯片制造技术创造的。与逻辑密度和存储器密度相比，DC在过去几十年中的进步要慢得多。相反，随着新包装技术的引入和完善，出现了不连续的跳跃。过去十年特别多事，单芯片系统(SOC)已经开始让位于在硅插入物上紧密结合在一起的小芯片集合(所谓的2.5-D系统)或以3D排列堆叠。使用TSMC集成芯片系统3D芯片堆叠技术的系统具有最高的公开DC，每平方毫米12，000个互连(12K)。
然而，DC不需要将逻辑连接到单独的存储器芯片。对于某些系统，主存储器是完全嵌入式的。例如，Cerebras Systems的机器学习大芯片完全依赖于SRAM，该SRAM嵌入在一块巨大的硅片上，与逻辑内核相邻。
LMC的发起人建议将所有三个参数(DL、DM和DC)的最佳组合描述为[260M、200M、12K]。
英特尔首席技术官迈克尔·梅伯里认为，用一个数字来描述一个半导体节点有多先进的时代已经一去不复返了。然而，原则上，他确实喜欢拥有一个全面的系统级指标的想法。他说：“挑选一些达成一致的东西，即使不完美，也比当前的节点品牌更有用。”
他希望看到LMC扩展到一个额外的细节层次，以指定正在测量什么以及如何测量。例如，关于DM值，Mayberry说，它可能特别需要与所服务的处理器处于同一封装内的存储器相对应。他补充说，被归类为“主内存”的内容可能也需要微调。将来，在处理器和数据存储设备之间可能会有多层存储器。例如，英特尔和Micron制造3D XPoint内存，这是一种介于DRAM和存储之间的非易失性系统。
更进一步的批评是，像LMC这样基于密度的指标和像GMT这样基于光刻的指标都与代工厂和存储芯片制造商的客户想要的相差甚远。AMD的Gillespie说：“有面积[密度]，但也有性能、功率和成本。每种芯片设计都围绕这四个轴进行权衡，以至于“没有一个单一的数字可以衡量一个节点有多好，”Mayberry补充道。
世界第三大DRAM制造商美光科技公司的高级研究员兼副总裁古尔特杰·辛格·桑德胡说：“内存和存储最重要的指标仍然是每比特的成本。其他几个因素，包括基于特定市场应用的各种性能指标，也受到密切关注。”
还有一派人认为，在这一点上甚至不需要一个新的指标。GlobalFoundries负责工程和质量的高级副总裁格雷格·巴特利特(Gregg Bartlett)表示，这些措施“只有在以缩放为主导的应用中才真正有用”，global foundries在2018年结束了对7纳米工艺的追求。“这一领域只有少数几家制造公司，客户和应用数量也有限，因此它与半导体行业的绝大多数业务不太相关。”只有英特尔、三星和TSMC在追求最后几个CMOS逻辑节点，但它们几乎不是小角色，创造了全球半导体制造收入的很大一部分。
巴特利特的公司不属于这一群体，他认为CMOS逻辑与专门技术的集成，如嵌入式非易失性存储器和毫米波无线电，对该行业的未来来说，比规模更重要。
但毫无疑问，持续扩大规模对许多半导体消费者来说非常重要。LMC指标和格林威治标准时间指标的发起人都感到了一种紧迫感，尽管出于不同的原因。对于Wong和LMC的支持者来说，在晶体管规模变得不那么重要的时代，该行业需要明确其长期未来，以便他们可以招募技术人才来实现这一未来。
对于Gargini和GMT的支持者来说，这是关于保持行业在正轨上。在他看来，如果没有一个指标的同步，这个行业的效率就会降低。“这增加了失败的可能性，”他说。在硅CMOS完全停止萎缩之前,“我们还有10年”。“这还不足以”产生必要的突破，让计算机继续运转。
查询进一步信息，请访问官方网站 http://spectrum.ieee.org/a-better-way-to-measure-progress-in-semiconductors（Donna Zhang，张底剪报）
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