【产通社，10月26日讯】新思科技（Synopsys；NASDAQ股票代码：SNPS）官网消息，其首个完整的HBM3 IP解决方案，包括用于2.5D多裸晶芯片封装系统的控制器、PHY和验证IP。HBM3技术可帮助开发者满足高性能计算、AI和图形应用的片上系统（SoC）设计对高带宽和低功耗内存的要求。新思科技的DesignWare HBM3控制器和PHY IP以经过硅验证的HBM2E IP为基础，充分利用新思科技的中介层专业知识，能够提供低风险解决方案，从而实现高达921GB/s的内存带宽。

新思科技营销和战略高级副总裁John Koeter表示：“新思科技不断满足数据密集型SoC的设计和验证要求，为HBM3、DDR5和LPDDR5等领先协议提供高质量的内存接口IP和验证解决方案。完整的HBM3 IP和验证解决方案让开发者可以依赖同一家供应商，就可以满足日益增长的带宽、延迟和功耗要求，同时加速验证收敛。”


产品特点


新思科技验证解决方案包括具有内置覆盖率和验证计划的验证IP、用于ZeBu?仿真的现成HBM3内存模型以及HAPS原型验证系统，可加快从HBM3 IP到SoC的验证速度。为加速HBM3系统设计的开发，新思科技3DIC Compiler多裸晶芯片设计平台提供了一个完全集成的架构探索、实施和系统级分析解决方案。

新思科技DesignWare HBM3控制器IP支持各种基于HBM3的具有灵活配置选项的系统。该控制器可极大减少延迟并优化数据完整性，具有先进的RAS特性，包括纠错码、刷新管理和奇偶校验。

DesignWare HBM3 PHY IP采用5纳米工艺，可提供预硬化或客户可配置的PHY，每引脚的运行速度高达7,200Mbps，显著提升了功耗效率，并支持多达四个有效工作状态，从而实现动态频率调节。DesignWare HBM3 PHY利用优化的micro bump阵列以尽可能减少占位面积。基于其对中介层绕线长度的支持，开发者可以更加灵活地安排PHY，而不会影响性能。

新思科技面向HBM3的验证IP使用新一代原生型SystemVerilog Universal Verification Methodology（UVM）架构，简化现有验证环境的整合难度，支持更多测试运行，从而缩短首次测试需要的时间。用于ZeBu仿真和HAPS原型验证系统的现成HBM3内存模型可实现RTL和软件验证，从而实现更高水平的性能。


供货与报价


新思科技DesignWare HBM3控制器、PHY和验证IP以及ZeBu仿真内存模型、HAPS原型设计系统和3DIC Compiler目前有现货供应。

查询进一步信息，请访问官方网站http://www.synopsys.com/designware。（张怡，产通发布）    （完）