（产通社，1月31日讯）ASIC设计服务暨IP研发销售领导厂商——智原科技(Faraday Technology, TAIEX: 3035)宣布，推出联电65纳米LL制程的先进内存编译程序。这款65纳米内存解决方案的主要特性为多列冗位(row redundancy) 的设计，提供了内存修复功能、内建BIST测试接口(BIST test interface, BTI)以及可兼顾良率和效能的sensing margin调整机制等。这款设计精良与周全考虑客户需求的65纳米LL 内存编译程序已经通过芯片验证，且目前也有客户陆续采用中。

由于65纳米高阶制程的成本较高，所以客户锁定的主要应用市场多属主流的量大市场，例如无线、消费性电子、高分辨率影音以及网络应用等。这些应用都需要比较复杂的SoC设计以及动辄数百个内存单元去进行影像或是网络通讯的数据处理等。在这些相关应用的设计上，先进的65纳米虽然可以提供很高的内存密度而符合需求，但是由于制程的变异以及较高的设计复杂度，导致内存的漏电和良率的损失等都变的更加突显，进而大幅影响到整体效能的呈现，也充分考验了芯片设计厂商的设计能力。而对拥有丰富内存设计经验、DFM (design-for-manufacturing)设计能力以及有专业低耗电解决方案的智原科技而言，却正是可以充分发挥的机会，此次推出的65纳米内存编译程序，即提供了最新的优势和特性，充分满足客户的需求，来解决这些问题。

智原的65纳米内存编译程序是在联电LL制程下的优化解决方案。它让使用者得以依各自需求，产生许多内存的选项，包括字符、位以及面积比例上的调整等。且更重要的是，取得这些主控性之余，设计者同时间仍能保有绝佳化的尺寸、效能以及耗电量等。以一个65纳米LL制程所产生的4Kx16内存为例，和90纳米SP制程比较起来，它可节省20~40%以上漏电、50%的尺寸微缩、以及20%以上的效能提升等。除此之外，智原的内存编译程序提供许多DFM功能；良率的提升上也因为内建的2列主动修复功能 (Built-in 2-row redundancy) 以及可调式sensing margin而有大幅成效。同时，客户也可以自行选择是否要内建BIST测试接口，来降低芯片绕在线的空间需求、尺寸、以及提升整体效能。

智原科技65纳米内存编译程序目前已经问世。而因应高效能SoC高速版本则将于2008年第三季推出。

智原科技为ASIC设计服务暨IP研发销售领导厂商，重要的IP产品包括：Cell Library、Memory Compiler、ARM -compliant CPUs、DDRII、MPEG4、H.264、USB 2.0、10/100 Ethernet、Serial ATA、PCI Express、以及UWB等数百个外围数字及混合讯号IP。

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