Actel公司为履行其提供和支援高功效解决方案的承诺，日前全面提升了其Libero集成设计环境(IDE)的效能，进一步简化采用其现场可编程闸阵列(FPGA)产品进行系统级设计的过程。Actel的Libero IDE v8.0现备有名为SmartDesign的全新设计输入项目功能，可让用户在更高的抽象层面完成设计，大大缩短FPGA的设计和开发时间，从而加快客户产品的面市。升级的工具套件支援Actel所有FPGA产品，包括以Flash为基础的低功耗ProASIC3和静态功耗仅为5µW的IGLOO FPGA，以及混合信号功率管理FPGA，即单晶片Fusion PSC(可编程系统晶片)。

SmartDesign是Libero IDE v8.0的关键功能，可让使用者以图示方式生成并自动抽象出各种基于构件的系统设计，并转换成已完成物理综合(synthesis-ready)的VHDL或Verilog部件。这种以图形化方式实现的构件设计输入项目功能支持Actel丰富的DirectCore和SmartGen IP核库中的各种预制构件，同时也支援采用HDL或Synplify DSP生成的用户定制构件，以及用Actel的CoreConsole工具生成的处理器子系统。

Actel产品市场拓展副总裁Rich Brossart称：“Libero以其精确且易于使用的SmartPower功率分析工具取胜，能协助设计人员应对越来越严格的功耗要求。Libero IDE v8.0工具套件的升级功能代表了我们简化设计和支援高功效应用的最新创新成果。无论用户正在设计ARM处理器、基于Fusion技术的子系统还是使用我们的低功耗IGLOO器件来设计便携式应用，配有SmartDesign的Libero IDE v8.0均可加快其设计过程，为用户提供能‘正确构建’的保证。”

基于SmartDesign构件的系统级设计环境

创新的SmartDesign具有输入原始档案部件的功能，比如将SmartGen和 CoreConsole配置的IP核和处理器核、HDL模组、Actel提供的巨集单元，以及Libero生成的构件以图示方式组合在一起，并显示在构件视图中的白板“画布(canvas)”上。SmartDesign提供名为catalog的列表功能，能够列出广泛的IP核、巨集、HDL范本，以及汇流排界面；让使用者选择所需的元素，然后拖放到画布中。因此，SmartDesign有助于真实设计的重新使用，并为将来采用系统Verilog、DSP、混合软件/硬件构件来实现的构件捕捉设计铺路。

除了采用SmartDesign捕捉设计外，还可过透SmartGuide功能为用户建议与设计相配的相容汇流排和IP核，这项功能也可用作设计规则检查，确保构建的连接正确。当设计完成后，将生成出已进行物理综合的HDL原始程式码档案。由于许多连接都由 SmartDesign中的SmartConnect功能自动完成，因此Libero IDE v8.0能够为设计人员节省时间和减少错误。

新功能简化Fusion功率管理设计

Libero IDE v8.0加入了FlashPro 6.0软件升级，为Actel屡获殊荣的混合信号FPGA系列产品Fusion带来额外的支援。与FlashPro程式设计器共用时，新版的IDE软件能够进一步简化Actel的IGLOO/e、ProASIC3和Actel Fusion器件的程式设计。FlashPro中名为FlashPoint的新增功能允许用户独立于Libero或Designer来修改和编辑FlashROM的安全设置，从而增强设计修改的灵活性。这样，用户就不必通过综合重新运行设计，也省去了布局布线和程式档生成的工序，大大地缩短了总体的设计时间。

对于Fusion产品，FlashPro的FlashPoint功能可进一步支援用户对Fusion嵌入式Flash的独立编程。使用者可高效地重新编程功率管理模拟和储存在嵌入式Flash中的记忆系统代码。

供货

Actel Libero IDE 8.0 Platinum (白金)版本可运行于Windows和Linux平台上；具备精选功能的Gold (金)版本则供用户免费在Windows平台上使用。所有版本均提供一年期可更新的使用权证。要了解有关产品的价格详情，请访问网站：www.actel.com。