德州仪器(TI)日前发布了45纳米(nm)半导体制造工艺的细节，该工艺采用湿法光刻技术，可使每个硅片的芯片产出数量提高一倍，从而提高了工艺性能并降低了功耗。通过采用多种专有技术，TI将集成数百万晶体管的片上系统处理器的功能提升到新的水平，使性能提高30%，并同时降低40%的功耗。
TI高级副总裁兼首席技术官Hans Stork博士指出：“例如在手机处理器与DSP系统方面，TI凭借在芯片制造领域的实力将推出45纳米的低成本工艺技术，并同时兼顾了性能、功耗及晶体管密度等方面的问题。这使客户能尽早推出速度更快、体积更小、功耗更低的产品，TI不断通过高良率晶圆推出数百万芯片，在业界始终处于领先地位。”
TI预计，45纳米工艺与SoC集成功能将使消费者体验高达30%的设备速度提升，这意味着每秒更多视频帧，从而实现更佳的移动电话用户体验。此外，无线用户将可以享受到同时运行多个应用的好处，如运行3D游戏的同时与游戏伙伴们进行视频交流，还可以在后台收发电子邮件。其它预测显示，TI 45纳米SoC将使功耗降低40% ，从而获得更长的视频播放时间，并把手机待机时间延长高达30%。
显著降低功耗，提高集成度
随着通信与计算功能在移动设备上实现了融合，以及高性能多媒体、游戏与办公应用的不断普及，降低功耗成为半导体技术发展应首先解决的问题。
为了解决上述电源管理挑战，TI在45纳米工艺中采用了SmartReflex电源与性能管理技术，将智能化的自适应硅芯片、电路设计以及有关软件结合在一起。在SmartReflex技术的基础之上，TI采用系统级技术以扩展整个45纳米SoC设计的功能，其中包括自适应软硬件技术，该技术能够根据设备的工作状态、工作模式与过程以及温度变化情况，动态地控制电压、频率与功耗。
全新工艺还支持具有革命性突破的DRP架构，以便于TI在单芯片无线解决方案上集成数字RF功能。这种SoC技术可实现无线传输与接收功能，这使TI能够通过其高效率的CMOS制造基础来降低整体系统成本与功耗，释放板级空间。TI 45纳米设计库还包括其它集成选项，如电阻器、感应器与电容器等多种模拟组件，从而使原先独立的功能实现了进一步的SoC集成。
先进技术提高性能与密度
TI率先采用193纳米湿浸式光刻技术，实现了竞争对手的45纳米干式光刻技术所难以企及的高密度。193纳米湿浸式设备能够实现更高的解析度与更小的器件体积，从而为面向新工艺的升级提供了最大的特性优势。193 纳米湿浸式设备的工作原理是在透镜与晶圆间加入薄薄的液体层，以简化更精细尺寸电路的曝光工艺。
TI在该领域的成就推动了45纳米SRAM存储单元的开发工作，这被认为是目前最小的存储单元，面积仅为0.24平方微米，比此前推出的其它45纳米存储单元器件还缩小了至少30% 。存储单元常常是全新制造技术的前期推动力，并可提供有关整个SoC上晶体管密度的宝贵数据。
TI 45纳米工艺的其它技术进步，还包括芯片能够支持的晶体管数量显著提高，这要归功于超低k介电层的采用，其k值仅为2.5，从而使互联电容减少了10%。这将是TI通过低k介电层来实现众多优异特性的第三代工艺技术，该技术不仅可减少电容数量，缩短器件互联层内传输延迟时间，而且提高了芯片性能。
最大化设计灵活性，实现性能优化
与前代工艺技术一样，TI将提供多套45纳米解决方案，这些解决方案均针对不同最终产品或应用的要求而专门进行了优化。通过调节晶体管的栅极长度、阈值电压、栅极介电层厚度或偏置条件等方法，电路设计人员可通过多种途径，创建灵活的优化设计方案。
TI低功耗45纳米技术可在延长便携式产品电池使用寿命的同时，为高集成度设计的高级多媒体处理功能提供所需的高性能。中端工艺技术将支持TI DSP与TI高性能ASIC库，以满足通信基础局端产品的需要。TI 45纳米工艺的最高性能版本支持MPU级性能。
一系列应变技术将提高晶体管性能，并尽可能减少三种工艺版本的泄漏电流，这些技术包括TI首次在其应变应用中采用的硅锗技术。
最后，TI正在考虑在45纳米技术发展过程中采用双功函数金属栅（dual work function metal gate），从而以较低的成本提高性能。其它可供选择的方法还包括采用完全硅化的多晶硅(FuSI)技术，或结合使用金属与硅化物。TI目前正在探索可实现最高性能的工艺技术，TI认为，继续使用业经验证的氮化硅介电层与金属栅极技术，可在不采用更先进的新型高k 材料的情况下实现必需的功耗控制。
TI 位于得克萨斯州达拉斯的DMOS6工厂将在其300毫米晶圆生产中导入45纳米工艺。低功耗ASIC设计库将于今年年底上市，首款SoC产品样片将于2007年推出，首批量产时间定于2008年年中。
（完）
