【产通社，7月30日讯】力成科技(PowerTech)日前宣布，成功推出应用于DDR2 DRAM封装的DDP(Double Dice Package)技术，在目前的封装设备下，藉由此项制程技术将可提升1倍的内存容量。此一通过尔必达(Elpida)认证传输速率超过1Gbps的背对背DDP(Back-to-Back DDP package)封装，计划将于2007年第3季开始大量生产。

力成表示，DDP封装内含2颗1Gbit DDR2，其11 x 11.5mm的尺寸，与只含单颗晶粒的封装相同，高度则维持JEDEC标准的1.2mm，小巧的外型设计确保封装与现今的内存模块设计兼容。目前已通过TCT 1000cyc及PCT 192 hours的可靠度(Reliability)测试，与单颗晶粒封装的质量相当。

于2006年成立的力成研发中心，目前拥有约100位研发工程师，并持续不断地与许多像尔必达这样的世界级一流客户共同合作开发新封装技术及产品。此次运用创新的封装技术，诸如基板的设计及材料的挑选，促使顶端及底端的晶粒在相同的RLC loading下产生更佳的电性效能。

力成技术长Ronald Takao Iwata表示，此一技术对DRAM内存客户提供了良好的解决方案，尤其是满足尖端应用的需求，相信wBGA DDP将会成为DRAM市场中最具竞争力的设计之一。而力成研发中心也将持续致力于精进封装测试技术发展，并对客户提供最经济且高效能的封装方案。

近 期市场出现许多DRAM堆栈技术解决方案，如运用solder ball连接方法做封装堆栈、Tessera的μPILR技术、运用RDL(Redistribution Layer，将bond pads的位置从中心移至周边)或是TSV(运用Silicon Via)将晶圆层层堆栈。然而，鉴于封装堆栈过程中易产生额外的基板成本、平坦度考虑、RDL及TSV成本过高等问题，使得上述解决方法，距离技术成熟的 阶段仍需相当的时间。

力成指出，针对多晶粒(MCP)封装技术，由于Flash的bond pads位于芯片的两边，使得焊线较短，加上背面研磨(BSG)过程较不易造成损伤，即使是厚度20μm的芯片依旧可行，故使得Flash产品较易应用于 芯片堆栈技术。然而DRAM的bond pads位于晶粒的中心区域，加上背面研磨过程中易造成Cell损伤等问题，使得DRAM芯片堆栈远较Flash困难。

针对前述问题，力成wBGA DDP技术最适化的基板设计，使得顶端和底端两晶粒发挥最佳的电性效能；其独特的背面研磨制程控制，可将DRAM Cell的损害降至最低；此外，藉由封胶材料挑选及过程控制，可减少线弯以及胶体弯翘(warpage)的发生。力成表示，此一技术创举将激励该公司的DDR3 DDP、DDR2 QDP、低成本RDL替代方案，以及Tessera μPILR封装技术方法持续的研究发展，以提供客户更先进、经济的封装方案。

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