【产通社，10月21日讯】楷登电子（Cadence；NASDAQ股票代码：CDNS）官网消息，其将继续与TSMC合作，认证TSMC 5nm和7nm+ FinFET 制程技术设计解决方案在移动及高性能计算（HPC）设计领域的应用。作为合作内容之一，Cadence数字，签核与定制/模拟工具获得TSMC 5nm和7nm+工艺最新DRM（设计规则手册）和SPICE认证，相关制程设计套件（PDK）现已开放下载。7nm+项目的客户已将Cadence设计实现、签核与定制/模拟工具用于生产；5nm项目的早期客户也正在推进多个设计项目。

Cadence拥有完整集成的数字设计实现与签核工具流程，并已经获得TSMC最新5nm和7nm+制程认证。获得7nm+工艺认证的Cadence全流程工具包括Innovus设计实现系统、Quantus寄生提取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi定制电源完整性解决方案和物理验证系统（PVS）。获得5nm工艺认证的Cadence工具包括Innovus设计实现系统、Quantus提取解决方案、Tempus时序签核解决方案、VoltusIC电源完整性解决方案和Voltus-Fi定制电源完整性解决方案。

专为TSMC 5nm与7nm+工艺优化的Cadence数字与签核工具可以为关键层和相关设计规则提供EUV支持，帮助客户在先进工艺节点达成功耗、性能和面积（PPA）目标。针对5nm与7nm+工艺的最新优化内容包括：使用Genus综合解决方案实现通孔支柱感知综合和正馈引导，以及用于单元库元件电迁移（EM）控制和EM预算统计支持的插脚访问控制布线方法。

查询进一步信息，请访问官方网站http://www.cadence.com。（Jack，环球电子导报）    （完）