【产通社，1月29日讯】铿腾设计系统公司（Cadence Design Systems; NASDAQ：CDNS）官网消息，联华电子（NYSE: UMC; TWSE: 2303）采用Cadence设计实现与signoff工具，用于生产silicon-ready 28纳米ARM Cortex-A7、基于MPCore的系统级芯片，瞄准入门级智能手机、平板电脑、高端可穿戴设备和其他先进的移动装置设备。相比于上一代方案，采用Cadence解决方案使联华电子縮短了33%的流片时间并实现了1.7GHz的性能。此外，联华电子也实现了低于200mW的动态功耗，比上一代的设计流程降低了20%。

采用基于多线程技术的Encounter数字设计实现系统，包含GigaOpt布线驱动（route-driven）优化和CCOpt并发时钟数据路径（concurrent clock datapath）优化，从而实现更快速的周转时间，并获得性能、芯片面积和驱动功耗的显著提升。此外，对Tempus时序Signoff解決方案、Voltus IC电源完整性解决方案、Quantus QRC寄生参数提取解决方案、物理验证系统、Litho物理分析仪和CMP预报器的无缝整合，使联华电子能在流程的更早期进行signoff检查，以确保设计功能可以如预期的正常执行。

联华电子IP开发与设计支持部资深总监林世钦表示，“Cadence的大规模并行架构使我们能够显著减少signoff分析、设计实现及收敛所花费的时间，因而我们可以快速地为市场提供高品质的参考设计，并且在功耗、性能和面积方面都优于预期指标。我们移动类产品客户有非常特殊的设备需求，基于该流程的测试芯片通过了芯片测试，保证客户拿到可靠的28纳米Silicon-ready的参考设计。”

查询进一步信息，请访问官方网站http://www.cadence.com。