曾经一段时间，制造一个更好计算机芯片意味着更小晶体管和更窄互连。虽然晶体管会继续变得更小，但那个时代已经一去不复返了，让晶体管变小已经不再是重点。上周在Antwerp Belgium举行的2023年ITF世界大会（ITF World 2023）上，研究人员认为现在保持计算指数级增长的唯一方法是一种叫做系统技术协同优化(system technology co-optimization，STCO)的方案。它是将芯片分解成功能组件，为每项功能使用最佳的晶体管和互连技术，并将它们拼接在一起以创建一个功耗更低、功能更好的整体的能力。

Imec R&D经理Marie Garcia Bardon说，“这给我们带来了一个新的CMOS范例。总部位于比利时的纳米技术研究组织称之为CMOS 2.0，这是一个复杂的愿景。但这可能是最实际的前进方向，而且部分已经在今天最先进的芯片中显现出来。


我们是如何走到这种地步的？

Imec的R&D副总裁Julien Ryckaert表示，从某种意义上说，半导体行业在2005年之前的几十年被宠坏了。在此期间，化学家和器件物理学家能够定期生产更小、更低功率、更快的晶体管，可用于芯片上的每一项功能，让计算能力的稳步增长。但是不久之后，这个计划就开始失败了。器件专家可以提出优秀的新晶体管，但这些晶体管并不能制造更好、更小的电路，如SRAM存储器和构成CPU主体的标准逻辑单元。作为回应，芯片制造商开始打破标准电池设计和晶体管开发之间的壁垒。这项名为“设计技术协同优化（DTCO ）”的新计划宗旨是专门为制造更好的标准单元和存储器而设计器件。

但是DTCO不足以让计算机继续运转。物理学的局限性和经济现实共同为发展“一刀切”的晶体管设置了障碍。例如，Imec的首席工程师Anabela Veloso解释说，物理限制使CMOS工作电压无法降至0.7伏以下，从而减缓了降低功耗的进展。转向多核处理器有助于暂时缓解这个问题，同时，I/O限制意味着越来越有必要将多个芯片的功能集成到处理器上。因此，除了具有多个处理器内核实例的片上系统(SoC)外，还集成了网络、内存以及通常专用的信号处理内核。这些核心和功能不仅具有不同的功率和其他需求，而且无法以相同的速度缩小。即使是CPU的高速缓冲存储器SRAM，也没有处理器逻辑的缩减速度快。


系统技术协同优化（STCO）


摆脱困境是一种哲学转变，也是一系列技术的集合。根据Ryckaert的说法，STCO意味着将片上系统视为功能的集合，如电源、I/O和高速缓存。“当你开始对功能进行推理时，你会意识到SoC不是这种同质系统，只是晶体管和互连。它是为不同目的而优化的函数。”

理想情况下，可使用最适合的流程技术来构建每个功能。实际上，这意味着在硅片或芯片上构建每一个功能。然后，你可以使用先进的3D堆叠等技术将它们绑定在一起，这样所有功能就像在同一块硅片上一样。

这种想法的例子已经出现在先进的处理器和AI加速器中。英特尔的高性能计算加速器Ponte Vecchio(现在称为英特尔数据中心GPU Max)由47个小芯片组成，这些小芯片采用两种不同的工艺制造，分别来自英特尔和台积电（TSMC）。AMD已经在其CPU中为I/O小芯片和计算小芯片使用了不同的技术，最近开始为计算小芯片的高级高速缓存分离出SRAM。

Imec的CMOS 2.0路线图更进一步。该计划需要继续缩小晶体管，将电源和可能的时钟信号转移到CPU的硅下面，以及更加紧密的3D芯片集成。“我们可以使用这些技术来识别不同的功能，分解SoC，并将其重新整合以提高效率，”Ryckaert说。

未来十年，晶体管将会改变形态，连接它们的金属也会改变。最终，晶体管可能是由2D半导体而不是硅制成的层叠器件。电力输送和其他基础设施可以放在晶体管下面。


持续进行晶体管缩放


主要芯片制造商已经从过去十年驱动计算机和智能手机的FinFET晶体管过渡到一种新的架构，纳米片晶体管【见“纳米片晶体管（Nanosheet Transistor）是摩尔定律的下一步，也许是最后一步”】。最终，两个纳米片晶体管将被构建在彼此之上，形成互补FET，或CFET，Velloso说这“代表了CMOS缩放的终极”【见“3D堆叠CMOS将摩尔定律提升到新的高度”】。

随着这些器件按比例缩小并改变形状，一个主要目标是降低标准逻辑单元的尺寸。这通常用“走线高度”来衡量，也就是说，电池中可以容纳的金属互连线的数量。先进的FinFETs和早期的纳米片器件是六轨单元。移动到五个轨可能需要一种称为叉板的间隙设计，这种设计可以将器件更紧密地挤在一起，而不一定会使它们变得更小。CFETs然后将晶胞减少到四个轨或可能更少。

前沿晶体管已经从鳍式场效应晶体管(FinFET)架构过渡到纳米片（Nanosheet）。最终目标是在CFET配置中将两个器件堆叠在一起。叉板可能是中间步骤。

根据Imec的说法，芯片制造商将能够使用ASML下一代极紫外光刻技术生产出这一进展所需的更精细特征。这项技术被称为高数值孔径EUV，现在正在ASML建设，Imec是下一个交付对象。数值孔径（numerical aperture）是一个光学术语，与系统收集光线的角度范围有关，增加数值孔径可以获得更精确的图像。


背面电力输送网络


背面电力传输网络的基本思想是移除硅表面上方所有提供电力(而非数据信号)的互连，并将其置于硅表面下方。这应该允许更少的功率损耗，因为功率输送互连可以更大且电阻更小。它还为信号传输互连腾出了晶体管层上方的空间，可能会导致更紧凑的设计【见“下一代芯片将从下方供电”】。

将来，甚至更多的芯片会被移到硅片的背面。例如，所谓的全局互连——那些跨越(相对)长距离来传输时钟和其他信号的互连——可以在硅下面进行。或者工程师可以增加主动能量传输装置，例如静电放电安全二极管（electrostatic discharge safety diodes）。


3D集成


有几种方法可以实现3D集成，但目前最先进的是晶片到晶片（wafer-to-wafer）和芯粒到晶片（die-to-wafer）的混合结合【参见“3D芯片技术颠覆计算的三种方式”】。这两个芯片提供了两个硅芯片之间最高密度的互连。但这种方法要求两个芯片设计在一起，因此它们的功能和互连点对齐，使它们能够作为一个单芯片。Imec R&D公司有望在不久的将来每平方毫米生产数百万个3D连接。


进入CMOS 2.0


CMOS 2.0将分解和异构集成发挥到极致。根据哪种技术对特定应用有意义，可能会产生一个3D系统，该系统包含多层嵌入式存储器、I/O和电源基础设施、高密度逻辑、高驱动电流逻辑和大量高速缓存。

要达到这一点，不仅需要技术开发，还需要工具和培训来辨别哪些技术会真正改善系统。智能手机、服务器、机器学习加速器，以及增强和虚拟现实系统都有明显不同的要求和约束。但是，对一个人有意义的东西对另一个人可能是死胡同。（张怡，365PR镨媒体）