“尽管45纳米及以下技术节点的铜互连技术已经相对成熟，但是仍需要继续研发新材料和新工艺以满足器件方面更高的需要。”来自Novellus的Dr. Bob Havemann在5月28日举办的第五届铜互连及相关技术国际研讨会上讲到，“超低k值的介电材料、更薄的低电阻率的阻挡层，以及低缺陷率的CMP研磨剂都是未来几年内铜互连最有希望的改变点，尽管这种改变可能只是微小的、渐进式的改变。”

众所周知，技术节点不断减小时RC delay问题就愈发突出。不仅如此，诸如通孔可靠性、电迁移和多孔低k材料的机械性能等问题也都限制着45纳米甚至32纳米的大规模量产。Dr. Bob Havemann特别指出，在45纳米时，电迁移问题必须解决，否则电迁移带来的空洞对整个互连结构来说将是致命的。可以在铜金属层的顶部淀积一层覆盖层，如Ta(N)、Co(WP)、W等。这些材料与铜的黏附性良好、扩散程度低，并且可防止空洞的出现。但是这种方法最大的问题是增加了金属线的电阻率。研究人员正在寻找合适的方法来改善这个问题。

对于比较热门的阻挡层/铜籽晶层领域，Dr. Bob Havemann介绍了Novellus的Hollow Cathode Magnetron（HCM）技术。该技术采用了淀积—刻蚀—Flash 三步一气呵成的方法来达到良好的薄膜质量、台阶覆盖性和较少的顶部突悬，可使PVD 工艺扩展至32纳米技术节点。至于发展至22纳米时，Dr. Bob Havemann比较看好iALD工艺。数据显示，iALD工艺已被用于淀积TaN、Ru和Cu，其中iALD TaN+PVD Ta Flash 双层工艺可使线电阻率大幅降低，电迁移的可靠性可与标准的PVD Ta(N) 相媲美。

中芯国际的吴汉明博士认为，推动技术节点不断减小的三大要素是cost、performance和power，其中成本的相当一部分增长将会来自于新材料的使用。他认为在45纳米时代浸入式光刻将占据绝对优势，但是到了32纳米时，双重图形、EUV、E-beam等将有长足发展。纵观45/32纳米时代的CMOS制造，patterning、gate dielectric、strained silicon和超低k值材料将是制程工艺突破的主要领域。

复旦-诺发互连研究中心由复旦大学和Novellus公司于2003年10月联合成立，其举办的铜互连及相关技术国际研讨会到今年已是第五届。会议旨在为微电子产业专门人才提供先进互连技术研究的良好平台，促进我国微电子等相关专业的教学与科研工作。本次会议中来自Novellus、KLA-Tencor和SMIC等众多知名公司的专家进行了精彩的演讲，近200人参与了本届会议。
 
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