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提起台积电，虽然都知道这是一家雄霸全球的半导体晶圆制造企业，但是不一定知其全名是台湾集成电路制造股份有限公司，英文简写TSMC，在台湾证券交易所（TWSE）的上市股票代码是2330，在纽约证券交易所（NYSE）上市的股票代码是TSM。
台积电开创了专业集成电路制造服务商业模式，专注生产由客户所设计的芯片。虽然本身并不设计、生产或销售自有品牌产品，谁都无法否认台积电在全世界专业集成电路制造服务领域的霸主地位。截至2019年，台积电及其子公司所拥有及管理的年产能超过1200万片12吋晶圆约当量，在台湾设有3座12吋超大晶圆厂（GIGAFAB Facilities）、4座8吋晶圆厂和1座6吋晶圆厂，并拥有一家100%持有之海外子公司——台积电（南京）有限公司之12吋晶圆厂及2家100%持有之海外子公司——WaferTech美国子公司、台积电（中国）有限公司之8吋晶圆厂产能支援。
随着7纳米强效版技术的量产，以及5纳米技术成功试产，其研发组织持续推动技术创新以维持业界的领导地位。当采用三维晶体管之第六代技术平台的3纳米技术进入大家视线时，台积电已开始开发领先半导体业界的2纳米技术，同时针对2纳米以下的技术进行探索性研究。
以下盘点一下台积电近期的发表的11大研发成果：
（1）5纳米制程技术
虽然半导体产业逼近硅晶之物理极限，5纳米制程仍遵循摩尔定律，显著地提高芯片密度，在相同的功耗下提供更好的效能，或在相同的效能下提供更低的功耗。目前，台积电的5纳米制程已经全面量产，静态随机存取（SRAM）记忆体及逻辑电路之良率均符合预期。
（2）3纳米制程技术
相较于5纳米制程技术，3纳米制程技术大幅提升芯片密度及降低功耗并维持相同的芯片效能。2019的研发着重于基础制程制定、良率提升、晶体管及导线效能改善以及可靠性评估。
（3）2纳米制程技术
2019，台积电领先半导体产业进行2纳米制程技术的研发，包括基础制程制定、良率提升、晶体管与导线效能，以及可靠性等工艺参数。
（4）微影技术
2019微影技术研发的重点在于5纳米的技术转移、3纳米技术的开发及2纳米以下技术开发的先期准备。5纳米技术已经顺利地移转，研发单位与晶圆厂合作排除极紫外光微影量产问题。针对3纳米技术的开发，极紫外光（EUV）微影技术展现优异的光学能力，与符合预期的芯片良率。研发单位正致力于极紫外光技术，以减少曝光机光罩缺陷及制程堆栈误差，并降低整体成本。2020年，台积电在2纳米及更先进制程上将着重于改善极紫外光技术的质量与成本。
2019，公司的极紫外光项目在光源功率及稳定度上有持续性的进展，光源功率的稳定与改善得以加快先进技术的学习速度与制程开发。此外，极紫外光光阻制程、光罩保护膜及相关的光罩基板也都展现显著的进步，极紫外光技术正逐步迈向全面生产制造就绪。
（5）光罩技术
光罩技术是先进微影技术中极为重要的一环。2019，研发组织成功地完成5 纳米制程光罩技术的转移，并在3 纳米技术顺利导入更复杂且先进的极紫外光的光罩技术，生产良率、周期时间及基板缺陷亦有实质进展，以符合大量生产的要求。
（6）导线与封装技术整合
台积电在导线互连间距密度和系统尺寸上持续升级晶圆级系统整合技术（WLSI），推动系统性能向前演进超越了摩尔定律。WLSI 利用前段三维（3D）整合，系统整合芯片（TSMC-SoIC）和后段三维整合而开发出创新技术，包括整合型扇出（InFO）和CoWoS? 技术。
台积电拥有最先进制程的晶圆/芯片，以及混合匹配的前段三维和后段三维系统整合，客户可以利用台积电独特的从晶圆到封装的整合式服务来打造具差异化的产品。
（7）三维集成电路（3D IC）与系统整合芯片（TSMCSoIC）
系统整合芯片（TSMC-SoIC）是一种创新的晶圆级封装技术，将多个小芯片（Chiplet）整合成一个面积更小与轮廓更薄的系统单芯片，透过此项技术，7纳米、5纳米甚至3纳米的先进系统单芯片能够与多阶层、多功能芯片整合，可实现高速、高带宽、低功耗、高间距密度、最小占用空间的异质三维集成电路。
有别于传统的封装技术，TSMC-SoIC是以关键的铜到铜接合结构，搭配硅导孔（Through-Silicon-Via, TSV）以实现最先进的3D IC技术。目前台积电已完成TSMC-SoIC制程认证，开发出微米级接合间距（bonding pitch）制程，并获得极高的电性良率与可靠度数据，展现了台积电已准备就绪，具备为任何潜在客户用TSMC-SoIC生产的能力。简言之，TSMC-SoIC技术不仅提供延续摩尔定律的机会，并且在系统单芯片效能上取得显著的突破。
（8）硅中介层（Si Interposer）与CoWoS
由于高效能运算（HPC）与人工智能（AI）市场的快速成长，CoWoS需求持续强劲，该产品类别的独特要求包括将具有最高运算能力的逻辑芯片与具有最大容量和带宽的内存芯片整合在一起，而这正是CoWoS的优势所在。为了满足持续增加的生产需求，先进后段晶圆厂AP3和AP5与最初的CoWoS晶圆厂AP1合力提供客户所需的CoWoS产能。
在技术方面，第四代CoWoS藉由扩大硅中介层的尺寸而进一步提高封装整体性能，中介层面积高达1,700平方毫米，其大小足以容纳一个全光罩（full-reticle）尺寸的系统单芯片和多达六个三维（3D）高带宽内存（HBM）的堆栈。正在开发的第五代CoWoS的中介层面积高达2,400平方毫米，并同时考虑了新的芯片架构，例如小芯片、系统整合芯片、以及第三代高带宽记忆体（HBM3）。
（9）先进扇出与整合型扇出（InFO）封装技术
台积电持续领先全球大量生产第四代整合型扇出层迭封装技术（InFO-PoP Gen-4），以支持移动应用处理器与整合型扇出暨基板封装技术（InFO_oS）高效能运算（HPC）晶粒分割的应用。2019年，台积电的第五代InFO-PoP和第二代InFO_oS也分别通过了认证，支持移动应用和高效能运算应用。
根据第五代InFO-PoP认证，此技术可以具有更小的封装尺寸，更多的接脚数和更好的电源完整性（power integrity）。
第二代InFO_oS提供了更多的晶粒分割整合于更大的封装尺寸和更高的带宽上。通过持续开发具有更细间距晶粒到晶粒互连的多晶粒异质整合，该技术成就了无基板的崭新整合型扇出技术，支援消费性应用。
（10）新一代整合式被动组件技术（IPD）
新一代整合式被动组件技术（Integrated Passive Device, IPD）提供高密度电容器和低有效串联电感（Effective Series Inductance, ESL）以增强电性，并已通过InFO-PoP认证。AI与5G移动应用将受惠于强化的InFO-PoP技术，新一代IPD从2020年开始量产。
（11）先进导线技术
为了强化客户的竞争力，台积电透过导线技术架构的创新与新材料的开发，提供先进导线技术以提升芯片效能。创新的电力分布网络（PDN）方案在于减低传统作法上的高压降与电阻电容延迟，并利用更好的布线资源来改善线路密度。新材料包括金属与介电质材料，开发着重于结实的低介电材料与较低等效电容结构。除了金属阻绝层的开发之外，台积电亦研发单金属元素、双元与三元合金。
查询进一步信息，请访问官方网站 http://www.tsmc.com.tw。（Robin Zhang，张底剪报）
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